Tehnika

HP teatas oma uuest integreeritud kiibidisainist, mis lubab võrreldes praeguste lahendustega kuni kaheksa korda suuremat transistoride pakkimistihedust.

Uurimistulemused avaldatakse 24. jaanuaril ilmuvas ajakirja «Nanotechnology» artiklis «Nano/CMOS Architectures Using Field-Programmable Nanowire Interconnect», kirjutab Register.

VIIMASED KOMMENTAARID Hagrid Pancake http://www.axcan.com/g  lossary.php?lang=1#125   ütleb, et HP on  hoopis Helicobacter  Pylori: Spiraalse... ... Pigem siiski nimega  Hewlett Packard. Teised kommentaarid

«Kui tavaline kiibielektroonika kahaneb edaspidi, on Moore’i seadusel varsti füüsilised piirid käes,» ütles HP Labs’i kvantuuringute direktor Stan Williams, kes on ka ühtlasi üks uurimuse autoritest. HP on uues disainis kombineerinud nn vana kooli CMOS tehnoloogiat nanolülititega, mis lubab suuremat pakkimistihedust, väiksemat soojuseraldumist ning vigade olulist vähenemist.

Uues lähenemises on CMOS transistorite kiht kaetud nanotraatidest võrgustikuga, mis on vastutavad signaalide juhtimise eest. See vabastab suure hulga arvutusvõimsust, kuna traditsioonilistes mikroskeemides on CMOSi tööst 80-90 protsenti signaalide ruutimine.

Ehkki praegune hübriidlahendus eksisteerib seni vaid simulatsiooni tasemel, on HP alustanud kiibi reaalsesse ellu viimist. 45 nanomeetri tehnoloogias CMOSi ja 15 nanomeetriseid nanovõrke kasutav kiibi laboratoorne prototüüp peaks valmima veel sel aastal ning tehniliselt kättesaadav olema aastaks 2010.

Toimetas Veiko Tamm, PM online